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    • 专利摘要:

    公开号:WO1985003611A1
    申请号:PCT/DE1985/000026
    申请日:1985-02-01
    公开日:1985-08-15
    发明作者:Reginhard Pospischil
    申请人:Siemens Aktiengesellschaft Berlin Und München；
    IPC主号:H04L25-00
    专利说明:
    [0001] Selbstsynchronisierender EntwurfIer
    [0002] Die Erfindung betrifft einen selbstsynchronisierenden Entwürfler entsprechend dem Oberbegriff des Anspruches 1.
    [0003] Bei der digitalen Signalübertragung können, sofern nicht aufwendige ümcodierungen vorgenommen werden , Impulsmuster mit einem störenden Gleichstromanteil oder einem besonders hohen Energieanteil bei anderen diskreten Frequenzen auftreten. Zur Vermeidung dieser Impulsmuster wird das zu übertragende digitale Signal durch eine Hodulo-2-Addition mit einer Pseudozufallsfolge sendeseitig entwürfelt. Empfangsseitig folgt durch eine weitere Modulo-2-Additioπ mit der bereits sendeseitig verwendeten Pseudozufallsfolge dieEntwurflung. Die dabei notwendige Synchronisierung der sendeseitig und. der empfangsseitig verwendeten Pseudozufallsgeneratoren kann durch Verwendung freilaufender und damit selbstsynchronisierender Verwürfler- und Entwurfleranordnungen umgangen werden .
    [0004] Mit dem weiteren Ausbau des digitalen Fernmeldesetzes ergibt sich die Notwendigkeit, die erwähnten Verwürfler- und Entwurfleranordnungen für digitale Signale hoher Übertragungsgeschwindigkeit aufzubauen.
    [0005] Aus den "Siemens Forschungs- und Entwicklungsberichten" Band 6, 1977, Nr. 1, Seiten 1 bis 5 ist eine Möglichkeit bekannt, Verwürfler- und Entwurfleranordnungen für PCM-Signale hoher Taktfrequenz aufzubauen. Dabei werden die PCM-Signale in mehreren parallelen Kanälen mit vergleichsweise niedrigerer Bitfolgefrequenz verwürfelt und erst die verwürfelten Signale durch multiplexen zum Übertragungssignal zusammengefaßt. Analog ist empfangsseitig eine Demultiplexer vorgesehen, an den sich die parallele Entwurfelung in mehreren Kanälen mit niedrigerer Bitfolgefrequenz anschließt. Bei einer derartigen Lösung ergibt sich neben dem hohen Aufwand die Notwendigkeit, Multiplexer und Demultiplexer miteinander zu synchronisieren.
    [0006] Die Aufgabe bei der vorliegenden Erfindung besteht also darin, ein auch für die Übertragung digitaler Signale hoher Bitfolgefrequenz geeigneten selbstsynchronisierenden Entwurfler zu finden, dessen Aufwand insbesondere durch Verzicht auf eine Demultiplexeinrichtung verringert ist.
    [0007] Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein selbstsynchronisierender Entwürfler der eingangs genannten Art durch die im Kennzeichen des Patentanspruches. 1 enthaltenen Merkmale weitergebildet ist.
    [0008] Besonders vorteilhaft bei der erfindungsgemäßen Lösung ist der auch bei längeren Entwurflern übersichtliche Aufbau aus rein digitalen Gliedern, der eine Integration wesentlich erleichtert. Bevorzugte Weiterbildungen des erfindungsgemäßen Entwürflers für digitale Signale mit einer Verwürflerperiode von 127 oder von 31 Bit sind in den Patentansprüchen 2 und 3 näher beschrieben.
    [0009] Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. In der Zeichnung zeigt
    [0010] Fig. 1 die Schaltung einer einzelnen Entwurflerstufe, Fig. 2 die Schaltung eines siebenstufigen Entwurflers und Fig. 3 die Schaltung eines fünfstufigen Entwurflers.
    [0011] Die in der Fig. 1 dargestellte Entwurflerstufe EO ist Teil eines n-stufigen Entwurflers. Die Entwurflerstufe enthält einen ersten und einen zweiten Modulo-2-Addierer A1 , A2 sowie eine Schieberegisterstufe SR und dient zur Entwurflung des n-ten Bits des verwürfelten digitalen Signals DS. Der erste Eingang des ersten Modulo-2-Addierers A1 ist an den Q-Ausgang der Schieberegiserstufe SR der gleichen Verwürflerstufe angeschlossen, während der zweite Eingang dieses Addierers mit dem Ausgang der Schieberegisterstufe der m-ten Entwurflerstufe verbunden ist und von dieser ein digitales Signal Dsx-m erhält. Der Ausgang des ersten Modulo-2-Addierers A1 ist mit dem ersten Eingang des zweiten Modulo-2- Addierers A2 verbunden. Der zweite Eingang dieses Addierers ist an den Eingang für das n-te Bit des verwürfelten digitalen Signals DS angeschlossen und gleichzeitig mit dem D-Eingang der Schieberegisterstufe SR verbunden. Der Ausgang des zweiten Modulo-2-Addierers A2 stellt den Ausgang der Entwurflerstufe dar, an dem das entwürfelte n-te Bit des digitalen Signals Do entnehmbar ist. Die Schieberegisterstufe SR ist mit einem Taktsignal T getaktet, das den Bittakt der. digitalen Signale geteilt durch die Anzahl n der parallel arbeitenden Entwurflerstufen entspricht. Das Ausgangssignal der Schieberegisterstufe wird zusätzlich dem zweiten Eingang des ersten Modulo-2-Addierers einer weiteren Entwurflerstufe zugeführt. Die Wahl der Anzahl n der parallel arbeitenden Schieberegisterstufen richtet sich dabei zum einen nach der gewünschten Verringerung der Arbeitsgeschwindigkeit, zum anderen aber nach dem gewählten SerienParallelwand ler, da die Anzahl von dessen Stufenausgängen der Anzahl n der parallelen Entwurflerstufen entspricht. Weitere Möglichkeiten können sich dadurch ergeben, daß eine Anzahl Bit des digitalen Signals ein Codewort ergeben und deshalb parallel umgesetzt werden. Für die weitere serielle Übertragung des entwürfelten digitalen Signals ist ein entsprechender Parallel-Serienwandler nachzuschalten. Die Serien-Parallelwand lung und auch die Parallel-Serienwandlung muß dabei weder bitsynchron noch wortsynchron erfolgen. Dadurch ergibt sich eine weitere Verringerung des Aufwandes, die zusammen mit der Möglichkeit, auf eine einfachere und damit billigere Halbleitertechnologie auszuweichen, eine Integration des erfindungsgemäßen Entwurflers erleichtert. Bei einer festgesetzten Verwürflerperiode der digitalen Signale benötigt ein parallel arbeitender Entwurfler die gleiche Anzahl an Schieberegisterstufen wie ein seriell arbeitender, die Anzahl der erforderlichen Modulo-2-Addierer ist beim parallelen Entwürfler allerdings höher.
    [0012] In der Fig. 2 ist ein aus sieben Entwurflerstufen ES1...ES7 nach der Fig. 1 aufgebauter selbstsynchronisierender Entwürfler dargestellt. Durch die Kettenschaltung ergibt sich ein analoger Aufbau zu einem siebenstufigen Entwürfler mit einer Verwürflerperiode von 27-1=127 Bit. Bei einer Schieberichtung von links nach rechts wird in der ersten Entwurfl erstufe ES1 von rechts das erste Bit, daran links anschließend das zweite Bit und schließlich in der Entwürflerstufe ES7 das siebente Bit des verwürfelten digitalen Signals DS entwürfelt. Bei der in Fig. 1 dargestellten Entwürflerstufe EO ist der zweite Eingang des ersten Modulo-2-Addierers A1 mit dem Schieberegisterausgang der m-ten Entwurflerstufe zu verbinden. Bei der Fig. 1 sind n=7 und m=n-1=6. Daraus ergibt, daß der zweite Eingang des ersten Modulo-2-Addierers jeder Stufe jeweils mit dem Ausgang der Schieberegisterstufe der in Schieberichtung vorher angeordneten Entwurflerstufe zu verbinden ist. Der Eingang des ersten Modulo-2-Addierers A1ES1 der ersten Entwurflerstufe ist also mit dem Ausgang der Schieberegisterstufe SRES2 der zweiten Entwurflerstufe zu verbinden. Entsprechend geschieht diese Verbindung bis zur siebenten Entwurf1 erstufe ES7, an die sich zyklisch wieder die erste Entwurflerstufe ES1 anschließt. Zum Ausgleich der Laufzeiten durch die Modulo-2-Addierer wird dem ersten Modulo-2-Addierer A1ES7 der siebenten Entwurflerstufe aber nicht das Ausgangssignal der Schieberegisterstufe SRES1 der ersten Entwurflerstufe sondern schon das eine Taktzeit vorher anstehende Eingangssi signal dieser Stufe zugeführt. Das Taktsignal T1 für die als Schieberegisterstufen verwendeten getakteten D-FlipFlops hat eine Frequenz, die einem Siebentel der Taktfrequenz der verwürfelten digitalen Signale entspricht und durch Frequenzteilung aus deren Taktsignal erzeugt wird.
    [0013] In der Fig. 3 ist ein fünfstufiger Entwürfler dargestellt, bei dem also n=5 und bei dem m=n-3=2 ist. Die einzelnen Entwurflerstufen EK1...EK5 entsprechen dabei der in der Fig. 1 dargestellten Verwürflerstufe EO, die Signalschieberichtung ist von links nach rechts, so daß in der ersten Entwurflerstufe EK1 das erste Bit und entsprechend in der fünften Entwurflerstufe EK5 das fünfte Bit entwürfelt wird. Die einzelnen Entwurflerstufen sind jeweils getrennt mit Eingängen verbunden, an denen jeweils, ein Bit des verwürfelten digitalen Signals Ds1...Ds5 ansteht. Im Hinblick darauf, daß m=2 gewählt ist, ist der zweite Eingang des ersten Modulo-2-Addierers A1EK1 der ersten Entwurflerstufe EK1 mit dem Ausgang der Schieberegisterstufe SREK4 der vierten Entwurflerstufe verbunden. Entsprechend ist der erste Modulo-2-Addierer A1EK2 der zweiten Entwurflerstufe an die Schieberegisterstufe SREK5 der fünften Entwurflerstufe EK5 angeschlossen. Da nur fünf Entwurflerstufen vorhanden sind, ist der zweite Eingang des ersten Modulo-2-Addierers der dritten Entwurflerstufe EK3 an die erste Entwürflerstufe EK1 angeschlossen und entsprechend ist der erste Modulo-2-Addierer der fünften Entwurflerstufe EK5 an die zweite Entwurflerstufe angeschlossen. Zum Ausgleich von Laufzeiten sind dabei die zweiten Eingänge der Modulo-2-Addierer nicht mit den Ausgängen sondern- mit den Eingängen der Schieberegisterstufen verbunden und erhalten ein Signal, das eine Taktzeit früher ansteht. Die Schieberegisterstufen bestehen ebenfalls aus getakteten D-Flip-Flops, das Taktsignal T2 hat ein fünftel der Bittaktfrequenz der verwürfelten digitalen Signale und wird durch Frequenzteilung gewonnen. Es gilt also auch für den fünfstufigen Entwurfler nach der Fig. 3 die allgemeine Regel, daß bei allen Entwurflerstufen bis zu (n-m+1)ten der zweite Eingang des ersten Modulo-2-Addierers der einen Entwurflerstufe mit dem Ausgang der Schieberegisterstufe der Entwurflerstufe für das m-te Bit verbunden ist, wobei m kleiner als n und ganzzahlig ist. Ab der (n-m)-ten Entwurflerstufe erfolgt dann die Verbindung vom zweiten Eingang des ersten Modulo-2-Addierers zum Eingang der Schieberegisterstufe der m-ten Entwurflerstufe, entsprechend erfolgt bei der n-m-1sten Entwurflerstufe die Verbindung zur Schieberegisterstufe der (n-1)sten Entwürflerstufe und entsprechend. Durch die Abnahme des verwürfelten Signals an den Ausgängen der Schieberegisterstufen erfolgt zusätzlich eine Unterdrückung von Impulsspitzen.
    [0014] Damit der Entwurfler nicht in eine unerwünschte Kurzperiode fällt, kann jeweils zwischen ersten und zweiten Modulo-2-Addierer der Entwurflerstufen ein dritter Modulo-2-Addierer eingefügt werden, dessen freier Eingang mit einer Erkennungsschaltung f ür die Kurzperiode verbunden ist .
    [0015] 3 Patentansprüche 3 Figuren
    权利要求:
    ClaimsPatentansprüche
    1. Selbstsynchronisierender Entwurfler mit n getakteten Schieberegisterstufen zur Entwürflung eines Signals mit einer Verwürflerperiode von 2n-1 Bit, wobei der Ausgang wenigstens einer Schieberegisterstufe mit dem Eingang wenigstens eines Modulo-2-Addierers verbunden ist, d a d u r c h g e k e n n z e i c h n e t , daß n parallele Eingänge für jeweils eines von n parallelen Bits des verwürfelten digitalen Signals (DS) vorgesehen sind, daß die Eingänge entsprechend der Folge der ankommenden Bits mit dem n-ten Bit am ersten Eingang und den folgenden Bits an den nächsten Eingängen geordnet sind und mit jeweils einer Entwurflerstufe verbunden sind, daß die Entwurflerstufen jeweils eine Schieberegisterstufe. (SR) sowie einen ersten und einen zweiten Modulo-2-Addierer (A1, A2) enthalten und der Ausgang der Schieberegisterstufe (SR) mit dem ersten Eingang des ersten Modulo-2-Addierers (A1) und dessen Ausgang mit. dem ersten Eingang des zweiten Modulo-2-Addierers (A2) verbunden ist, der der zweite Eingang des zweiten Modulo-2-Addierers (A2) mit dem zugeordneten Eingang für das verwürfelte digitale Signal und mit dem Eingang der in der gleichen Entwurflerstufe enthaltenen Schieberegisterstufe (SR) verbunden ist, daß der Ausgang des zweiten Modulo-2-Addierers (A2) den Ausgang der jeweiligen Entwurflerstufe für das entwürfelte digitale Signal darstellt, daß bei allen Entwurflerstufen bis zur (n-m+1.)ten der zweite Eingang des ersten Modulo-2-Addierers (A1) der einer Entwurflerstufe mit dem Ausgang der Schieberegisterstufe der Entwurflerstufe für das m-te
    Bit verbunden ist, daß m kleiner n und ganzzahlig ist, daß bei der (n-m)ten Entwurflerstufe die Verbindung vom zweiten Eingang des ersten Modulo-2-Addierers zum Eingang der Schieberegisterstufe der (n-m-1.)ten Entwurflerstufe zur (n-1.)ten Entwurflerstufe, daß am Ausgang des zweiten Modulo-2-Addierers die einzelnen Bits des entwürfelten di gitalen Signals entnehmbar sind und daß die Takteingänge
    (T) der Schieberegisterstufen mit einer Quelle für ein Taktsignal verbunden ist, dessen Frequenz der -fache
    Teil der Bittaktfrequenz der digitalen Signale ist.
    2. Selbstsynchronisierender Entwurfler nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß sieben parallele Eingänge zum Anschluß an sieben Stufenausgänge eines Serien-Parallel-Wandlers vorgesehen sind, dessen Serieneingang mit der Quelle für die verwürfelten digitalen Signale verbunden ist, daß jeder der parallelen Eingänge (Ds1...Ds7) mit einer von sieben Entwurflerstufen (ES1...ES7) verbunden ist, daß der zweite Eingang des ersten Modulo-2-Addierers (A1ES7) der siebten Entwürflerstufe (ES7) mit dem Ausgang des zweiten Modulo-2-Addierers (A2ES1) der ersten Entwürflerstufe (ES1) verbunden ist, daß sieben parallele Ausgänge Do1...Do7) für das entwürfelte digitale Signal vorgesehen sind, die jeweils getrennt mit den .Ausgängen der zweiten Modulo-2-Addierer der einzelnen Entwurflerstufen verbunden sind und daß die Schieberegisterstufen mit einer Quelle für ein Taktsignal mit einer Frequenz entsprechend der Bittaktfre quenz der verwürfelten digitalen Signale verbunden sind (Fig. 2) .
    3. Selbstsynchronisierender Entwurfler nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß fünf parallele Eingänge zu parallelelen Verarbeitungen von fünf Bit des zu entwürfelnden digitalen Signals vorgesehen sind, daß die fünf parallelen Eingänge jeweils getrennt mit einer von fünf Entwürfl erstufen (EK1...EK5) verbunden sind, daß der zweite Eingang des ersten Modulo-2-Addierers (A1EK1) der ersten Entwurflerstufe (EK1) mit dem Ausgang der Schieberegisterstufe (SREK4) der vierten Entwurflerstufe (EK4) verbunden ist, daβ der zweite Eingang des ersten Modulo-2-Addierers (A1EK2) der zweiten Entwurflerstufe (EK2) mit dem Ausgang der Schieberegisterstufe (SREK5) der fünften Entwürflerstufe (EK5) verbunden ist, daß der zweite Eingang des ersten Modulo-2-Addierers (A1EK3) der dritten Entwürflerstufe (EK3) mit dem Eingang der Schieberegisterstufe (SREK1) der ersten Entwurflerstufe (EK1) verbunden ist, daß der zweite Eingang des ersten Modulo-2-Addierers (A1EK4) der vierten Entwurflerstufe (EK4) mit dem Eingang der Schieberegisterstufe (SREK2) der zweiten Entwurflerstufe (EK2) verbunden ist, daß der zweite Eingang des ersten Modulo-2-Addierers (A1EK5) der fünften Entwurflerstufe (EK5) mit dem Eingang der Schieberegisterstufe (SREK3) der dritten Entwurflerstufe (EK3) verbunden ist und daß die Schieberegisterstufen mit einer Quelle für ein Taktsignal mit einer Frequenz entsprechend der Bittaktfrequenz der ver würfelten digitalen Signale verbunden sind (Fig. 3).
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    引用文献:
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    法律状态:
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    优先权:
    申请号 | 申请日 | 专利标题
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